D 触发器全称是 Delay Flip Flop，也常译作延迟触发器，属于时序逻辑电路里面最基础的边沿触发存储单元，核心特点就是在时钟脉冲有效边沿到来的时候，把输入端 D 的数据传递到输出端 Q，在时钟边沿之外的时间段，输出状态会保持不变，之所以叫延迟触发器，是因为输出 Q 的状态会比输入 D 信号延迟一个时钟周期，这个延时特性也是它名字的来源，它是计数器寄存器分频器等数字系统非常核心的基础器件，很多教材里面也直接叫 D 型触发器，考试答题的时候要区分英文全称和中文名称，不要和 RS 触发器 JK 触发器混淆，下面详细介绍它的原理分类还有相关知识点。

基础参数对照表

详细原理说明

D 触发器内部一般是由两个锁存器级联组成，也就是主锁存器和从锁存器，也就是主从结构，时钟高电平的时候主锁存器接收 D 端输入，时钟跳变有效沿的时候，主锁存器的数据送入从锁存器，更新输出 Q，这种结构可以避免空翻问题，相比锁存器，触发器是边沿动作，只在时钟跳变瞬间采样信号，稳定性更强。

D 触发器有两个输出端，Q 是原码输出，Q 非是反相输出，很多应用会把 Q 非接回 D 输入端，这样就可以实现二分频，这也是非常经典的用法，组成多位移位寄存器的时候，前一级触发器的 Q 输出接到下一级 D 输入端，时钟统一，数据就会在每个时钟边沿逐级向后移动。

分类对比

考试易混点区分

D 触发器全称 Delay Flip Flop，不要误写成 Data Flip Flop，虽然 D 是来自输入 D 端口，但是标准教材定义名称是延迟触发器，部分课外资料会有不同说法，应试优先按照教材标准英文全称 Delay Flip Flop 作答，D 触发器没有独立的置数逻辑，它只有单一 D 输入，和 JK 触发器多输入的结构不一样。

【常见问题】

问题 1 D 触发器全称是什么 主从结构有什么优势

回答 1 D 触发器全称是 Delay Flip Flop，中文叫延迟触发器，主从结构可以解决锁存器空翻问题，只在时钟有效边沿更新输出，提升数字电路稳定性。

问题 2 D 触发器全称里面 D 代表延迟吗

回答 2 D 触发器全称 Delay Flip Flop，名称含义是延迟，也就是输出相比输入延迟一个时钟周期，D 端口是数据输入端，不要把端口字母含义和全称含义混淆。

问题 3 D 触发器全称对应的器件可以做二分频吗

回答 3 D 触发器全称 Delay Flip Flop 对应的 D 触发器可以做二分频，把 Q 非反馈连接到 D 输入端，时钟每来一个有效沿，输出状态翻转一次，实现二分频。

问题 4 D 触发器全称和 JK 触发器全称有什么区别

回答 4 D 触发器全称是 Delay Flip Flop，属于单输入边沿存储器件，JK 触发器全称是 JK Flip Flop，是双输入触发器，功能更加灵活，可以实现保持置 0 置 1 翻转四种状态。

【免责申明】

本内容为数字电路课程知识点参考，不同版本教材对英文全称表述存在细微差异，应试请以指定教材为准，本内容不替代专业课程教学，电路设计实操请参考器件原厂数据手册。